{"id":7039,"date":"2024-02-16T09:34:42","date_gmt":"2024-02-16T08:34:42","guid":{"rendered":"https:\/\/greenict.de\/?p=7039"},"modified":"2024-07-18T16:07:32","modified_gmt":"2024-07-18T14:07:32","slug":"risc-v-core-airisc-vom-fraunhofer-ims-hardwarebeschleunigung-fuer-energieeffiziente-ki-auf-edge-geraeten","status":"publish","type":"post","link":"https:\/\/greenict.de\/en\/risc-v-core-airisc-vom-fraunhofer-ims-hardwarebeschleunigung-fuer-energieeffiziente-ki-auf-edge-geraeten\/","title":{"rendered":"RISC-V Core \"AIRISC\" from Fraunhofer IMS: Hardware acceleration for energy-efficient AI on edge devices"},"content":{"rendered":"\n

Smarte Sensorik wird zuk\u00fcnftig daf\u00fcr genutzt, die anfallenden Messwerte mit Hilfe von KI lokal zu Verarbeiten oder sich den \u00c4nderungen der Umwelt anzupassen. Im Projekt \u00bbGreen ICT @ FMD\u00ab besch\u00e4ftigen sich Wissenschaftlerinnen und Wissenschaftler des Fraunhofer IMS mit der energieeffizienten Implementierung von KI-Algorithmen. Der RISC-V Prozessor AIRISC (www.airisc.de<\/a>) wurde deshalb \u00fcber Befehlssatzerweiterungen und Coprozessoren f\u00fcr die extrem effiziente Berechnung von neuronalen Netzen erweitert. F\u00fcr eine Applikation im Bereich der medizinischen Datenauswertung wurde dadurch ein Geschwindigkeitsvorteil von mehr als einem Faktor 7 bei lediglich etwa 10 % Overhead hinsichtlich des Fl\u00e4chen- und Energiebedarfes erzielt.<\/strong><\/p>\n\n\n\n

\"Portraitaufnahme<\/figure>
\n

Ein Beitrag von:<\/em>
Alexander Stanitzki
Leiter Gesch\u00e4ftsfeld Industry
Fraunhofer-Institut f\u00fcr Mikroelektronische Schaltungen und Systeme IMS<\/a><\/em>
<\/p>\n<\/div><\/div>\n\n\n\n

<\/p>\n\n\n\n

Bereits seit Anfang 2022 ist der RISC-V Prozessor AIRISC f\u00fcr Embedded- und Sensorikanwendungen des Fraunhofer IMS in der Basis-Variante als freier Core auf GitHub verf\u00fcgbar und kann dort heruntergeladen werden[1]<\/a>. Die freie Version steht unter der permissiven Solderpad-Lizenz und kommt mit fertigen Beispiel-Projekten f\u00fcr verschiedene FPGA-Entwicklungsboards. Die Evaluierung des Cores und der Einsatz in kundenspezifischen, auch kommerziellen Anwendungen, ist damit einfach m\u00f6glich. Zus\u00e4tzlich forscht und entwickelt das Fraunhofer IMS an anwendungsspezifischen Erweiterungen, beispielsweise f\u00fcr die Bereiche Leistungselektronik, medizinische Anwendungen oder Bildverarbeitung.<\/p>\n\n\n\n

\"Blockschaltbild
Abbildung 1: Blockschaltbild des AIRISC RISC-V Core<\/figcaption><\/figure>\n\n\n\n

Neuestes Ergebnis dieser Entwicklungen ist ein Paket von Beschleunigern f\u00fcr die extrem effiziente Inferenz von neuronalen Netzen. Hierdurch wird der Einsatz von modernen KI-Algorithmen auch auf extrem energiekritischer Hardware, beispielsweise in energieautarken Sensorsystemen, erm\u00f6glicht. Das Erweiterungspaket besteht aus den folgenden Komponenten:<\/p>\n\n\n\n

    \n
  1. Sammlung von Hardware-Beschleunigern f\u00fcr g\u00e4ngige Aktivierungsfunktionen (AF). Hierzu z\u00e4hlen bspw. tanh<\/em>, sigmoid<\/em>, softsign <\/em>sowie softmax <\/em>auf Basis der e-funktion.<\/em><\/li>\n\n\n\n
  2. Die parallele Ausf\u00fchrung mehrerer Multiplikations- und Addier-Operationen (Multiply-Accumulate f\u00fcr Matrix-Multiplikationen). Aktuell f\u00fcr die Datentypen 16-Bit Integer (2-fach parallel) und 8-Bit Integer (4-fach parallel). Die Erweiterung ersetzt die Standard-ALU und ben\u00f6tigt damit den minimal m\u00f6glichen Overhead an Hardware bei maximaler Geschwindigkeit durch direkte Integration in die Pipeline des Prozessors.<\/li>\n<\/ol>\n\n\n\n
    \"Schematische
    Abbildung 2: Schematische Darstellung des verwendeten Testnetzes<\/figcaption><\/figure>\n\n\n\n

    Als Benchmark f\u00fcr die beschriebenen Beschleuniger dient ein Feed-Forward Neuronales-Netz mit 13 Neuronen im Input-Layer, einem Hidden-Layer mit 17 Neuronen sowie zwei Neuronen im Output-Layer. Das Netz stammt aus einer realen Anwendung zur Untersuchung von EKG-Daten auf das Vorhandensein von Vorhofflimmern.<\/p>\n\n\n\n

    \"Schaubild
    Abbildung 3: Ben\u00f6tigte Systemtakte f\u00fcr die Inferenz mit und ohne Hardware-Beschleunigung<\/figcaption><\/figure>\n\n\n\n

    Durch die Verwendung der Hardware-Beschleuniger l\u00e4sst sich ein Geschwindigkeitsvorteil von mehr als einem Faktor 7 bei der Inferenz des neuronalen Netzes erzielen (Abb. 3). Neben der parallelen Ausf\u00fchrung der Matrix-Multiplikationen wird hier ebenfalls ein gro\u00dfer Anteil an Speicherzugriffen eingespart. Abb. 4 zeigt den Overhead an Hardware, Fl\u00e4che und Verlustleistung, den die beschriebenen Beschleuniger mit sich bringen. Zus\u00e4tzlich ist der Bedarf dargestellt, welcher die ebenfalls f\u00fcr den AIRISC verf\u00fcgbare Hardware-Flie\u00dfkommaeinheit (FPU) mit sich bringt.<\/p>\n\n\n\n

    \"Schaubild
    Abbildung 4: Overhead f\u00fcr die beschriebenen Beschleuniger sowie die ebenfalls verf\u00fcgbare Flie\u00dfkommaeinheit<\/figcaption><\/figure>\n\n\n\n

    Dem hohen Vorteil hinsichtlich Geschwindigkeit steht ein moderater Overhead an ben\u00f6tigter Hardware gegen\u00fcber. Durch die hierdurch m\u00f6gliche signifikante Reduktion der Betriebsfrequenz kann so ein erheblicher Anteil der ben\u00f6tigten Leistungsaufnahme des Systems eingespart werden. Details wurden beim 5-ten Treffen der Duisburger RISC-V Gruppe pr\u00e4sentiert. Der Vortrag ist \u00fcber den YouTube Kanal von RISC-V[2]<\/a> International abrufbar. Die m\u00f6gliche Energieersparnis durch den Einsatz des entwickelten Chips, insbesondere auch im Vergleich mit Standard-Plattformen, wird im Laufe des Projekts Green ICT @FMD im Detail untersucht.<\/p>\n\n\n\n

    \n\n\n\n

    [1]<\/a> https:\/\/github.com\/Fraunhofer-IMS\/airisc_core_complex<\/a><\/p>\n\n\n\n

    [2]<\/a> https:\/\/www.youtube.com\/watch?v=chV6EaBcVKw&t=730s<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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